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基于CPRI协议的光纤通讯设计与实现

作者:时间:2011-04-12来源:网络收藏

2.3 PCB布板
PCB布板要特别注意信号完整性问题,尤其当系统设定速率为2457.6Mbps高速传输时。图3所示为系统速率设定为2457.6Mbps,未注意信号完整性问题的PCB布板下,TXCLK时钟信号眼图,可以看到时钟信号质量较差。而SCAN25100对TXCLK信号质量要求较高,如占空比要求为45%~55%范围。经测试,在此设计下,当系统工作于614.4Mbps或1228.8Mbps时,系统能正常传输数据,但当系统速率转换为2457.6Mbps,此时TXCLK/RXCLK双边沿对DDR(Double Data Rate)数据出现了错误采集,SCAN25100与光模块之间的差分串行数据线传输也变得不稳定。因此系统对PCB布板设计要求较高。

本文引用地址:http://www.amcfsurvey.com/article/156425.htm

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FPGA与SCAN25100之间的并行数据线要与相应的TXCLX/RXCLK时钟线等长布线设计,同时根据国家半导体的推荐,布线应采用65欧姆阻抗匹配。SCAN25100与光模块之间的高速差分串行数据线,应合理布局,使其尽可能得短,同时DOUT和RIN应布于不同层尽量分隔开布线,这样尽可能地减少DOUT和RIN之间的串扰。PCB布板优化设计后,高速传输下TXCLK时钟信号眼图如图4所示。可以看到“眼睛”张开,信号质量得到改善。

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3 FPGA设计
FPGA内数据包括用户I/Q数据、控制管理数据和同步数据。在发送端,通过固定的帧结构形式将这三部分数据进行复接与成帧处理,然后发送给SCAN25100完成物理层8B/10B编码和并串转换。在接收端,光模块接收回的数据,经由SCAN25100物理层8B/10B解码和串并转换,FPGA将这三部分数据进行分接与解帧处理,并提取出时钟信号。下面分别对FPGA对SCAN25100控制与状态监控,数据接口发送与接收模块进行相应介绍,采用Verilog语言设计相应模块。
3. 1 配置与监控模块
FPGA需要根据系统需求对SCAN25100进行相应的配置,如设置芯片管脚使用电平标准,传输速率SPMODE(1:0)等,以使其正常启动工作。对SCAN25100的配置,可以使用两种方式。通过对SCAN25100芯片的相应配置管脚直接进行电平拉高或拉低操作,这种方式较为简单,但无法系统工作时动态改变配置值;FPGA将配置数据通过芯片的MDIO接口写入芯片,这种方式需要FPGA同样定义一个MDIO接口,配置过程稍显复杂,优点在于辅助软件的支持可以在系统工作时动态改变配置值。
为了系统调试工作的方便,通过FPGA对SCAN25100的状态监控是非常有必要的,需要将芯片的几个反映芯片工作状态数据输出给FPGA。



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