一种基于FPGA的多路数字信号复接系统设计

(1)帧同步码检测。帧同步码检测电路由10位移位寄存器组成，将帧同步码设定为10位最佳码“1011010011”，当电路检测到输入码流中有帧同步码组时，检测电路将输出“0”;否则将输出‘1’。输出结果将作为定时发生器的控制信号之一。仿真波形如图8所示，方框内表示搜索得到的帧头。帧头为“1011010011”。

(2)定时发生器。定时发生器可对时钟clk进行n分频，分频后的周期等于帧周期。定时发生器主要用以产生帧定位标志信号，仿真波形如图9所示。从框中可看出帧定位标志信号。

(3)分路电路。两路数据，可采用一路利用上升沿触发，另一路用下降沿触发。进而将数据存到D锁存器后，再进行输出。这便可将一路数据变成两路。

该分路模块的输入是二级缓存的输出，如图10所示。

3.4 复分接系统总体设计

将所设计的复接器与分接器相连接，从仿真图11中可看出，输出的两支路信号outa和outb的信号和复接前输入的两支路信号a和b的速率，与所包含的信息完全对应。分别改变输入信号a和b，最后分接出的信号同复接前的输入信号一致，证明了设计的复分接系统的正确性和可靠性。

4 结束语

文中介绍了复分接系统的原理，并给出2路复分接系统建模方案。利用FIFO定义2个128 bit帧格式，10 bit帧同步码，采用乒乓操作对合路数据每118位依次存储到FIFO中，再将合路数每118位插入一个帧同步码，形成128位的帧，即可实现两路复接。同时对来自复接器的串行码流进行自动帧识别定位分接，实现主码流中两个支路串行数据的同步复接。本系统中各模块的仿真均在QuartusII 8.0中得到了验证。