迎合三重播放业务时代需要的基础局端 DSP(08-100)

　　SCR左边的任一主单元均可直接与SCR右边的从单元相连。主单元包括DSP的CPU、串行高速IO (SRIO)、四个传输控制器(TC)以及连接将三个主外设(PCI、HPI与EMAC)的连接至SCR的纵横制端口。从单元包括DSP存储器、DDR存储器接口、Turbo协处理器 (TCP)、Viterbi 协处理器(VCP)以及将多个外设连接至 SCR 的纵横制端口。

　　这种架构既快速又高效，因为 SCR 使主从单元之间实现了真正的同时数据传输。例如，PCI 至 DDR EMIF 的连接独立于 PCI 166 至 DSP CPU 的连接。数据完全是并行传输。当多个主单元访问同一个从单元时，SCR 执行判优。同时系统设计人员可以通过对主单元的优先级别进行编程来施加某些控制。

　　架构要求

　　在执行算法时，CPU 与存储器之间的指令和数据传输至关重要。在如图 2 所示的 TMS320C6455 DSP 存储器系统中，可通过使用 256 位宽的数据总线并在 CPU 与存储器之间的内部直接存储器存取 (DMA) 架构上创建两层高速缓存来优化数据传输。

　　图 2 TMS320C64x+ 内部存储器

　　另一个架构要求是高效片上处理引擎。一种高效的方法是集成片上协处理器，以加速要求高性能的特定功能。例如，MS320C6455 DSP 就集成了 Viterbi 协处理器 (VCP) 与 Turbo 协处理器 (TCP)，如图 1 所示。

　　片上处理工作完成后，开发人员仍需将大量数据从芯片传输至电路板上，最终传输到电信传输介质上。显然应选择高速 IO，但考虑到上述的异构架构，确定哪种处理方法最佳就会变得复杂。

　　最佳解决方案是为片内板级接口提供多种高性能 IO 接口。SRIO 是异构多处理器器件间通信的最佳选择，因为其高吞吐消息传递方案可实现 95% 的带宽利用率(4x 串行双向链路可达 10 Gb/s)。

　　当然，外部存储器传输最好采用 32 位 DDR2 存储器控制器;同样，连接片外器件最好采用 66 MHz PCI 总线;处理板上或板外 IP 流量的最好选择 1 Gb/s 以太网媒体接入控制器 (EMAC);电信专用的通用测试与操作 PHY 接口则可充分满足 ATM (UTOPIA 2) 连接的需求。

　　虽然 DSP 处理能力随着具有更强并行能力以及其它高级特性的新架构的推出而显著提高，但电路板设计人员还可通过将多个 DSP 高效集成到单个电路板来获取更明显的改善。使用 SRIO 快速连接大大简化了这项工作，因为从 DSP 软件的角度来看，DSP 之间的数据流处理与单个 DSP 内的数据流处理并没有很大的差异。