多路同步串口的FPGA传输实现 作者：时间：2009-05-21来源：詹必胜 吴斌方 杨光友 湖北工业大学收藏 本文引用地址：http://www.amcfsurvey.com/article/94602.htm 图5 FPGA和ARM的数据传输 为验证各控制信号的时序逻辑，做如下仿真：FPGA接收及缓存数据。仿真的时序如图6所示。data_temp0~data_temp7 为接收模块的移位寄存器，在frame的下降沿时将数据写入各自的R_FIFO中;R_FIFO中的数据依次通过寄存器data_m写入S_FIFO中。8次写入后，一轮缓存即结束，等待下次请求。 图6 FPGA接收及缓存数据时序仿真图 上一页 1 2 3 4 5 6 下一页
评论