课程说明

了解如何将串行收发器应用到您的 UltraScale™ FPGA 设计中。了解并利用串行收发器模块的特性，如 8B/10B 和 64B/66B 编码、通道绑定、时钟校正和逗点检测。其它专题包括 UltraScale FPGA 收发器向导的用法、综合和实现的考虑因素、与收发器有关的电路板设计，以及测试与调试。本课程采用演讲和动手实验相结合的方式教授。

发布日期

February 2015

适应水平

连接功能3

培训时间

2天

课程对象

FPGA 设计者和逻辑设计者

必备条件

◆ 拥有 Verilog 或 VHDL 经验，或完成了利用 Verilog 进行设计或利用 VHDL 进行设计课程的学习

◆ 熟悉逻辑设计（状态机和同步设计）

◆ FPGA 架构和 Xilinx 实现工具方面的基础知识会很有帮助

◆ 熟悉串行 I/O 的基础知识和高速串行 I/O 标准也很有帮助

软件工具

◆ Vivado® System Edition 2014.4

◆ Mentor Graphics ModelSim 仿真器 10.4

硬件

◆ 架构： UltraScale FPGA*

◆ 演示板：无*

* 本课程重点介绍 UltraScale 架构。欲了解课内实验板的详细说明或其它定制方面信息，敬请联系当地授权培训机构。

获得的技能

完成这次全面的培训之后，您就会知道如何：

◆ 描述和利用 UltraScale FPGA 串行收发器的端口和属性

◆ 有效利用千兆位级收发器的下列特性：

   ◇ 64B/66B 和其它编码/解码、逗点检测、时钟校正和通道绑定

   ◇ 预加重和线性均衡

◆ 使用 UltraScale FPGA 收发器向导在设计中给出 GT 原语示例

◆ 获取适当的参考资料来解决电路板设计问题，包括信号完整性、电源、参考时钟和迹线设计

课程概要

第1天

◆ UltraScale FPGA 概要

◆ UltraScale FPGA 收发器概要

◆ UltraScale FPGA 收发器时钟与复位

◆ 收发器向导概述

◆ 实验 1: 收发器内核生成

◆ 收发器仿真

◆ 实验 2：收发器仿真

◆ PCS 层通用功能

第2天

◆ PCS 层编码

◆ 实验 3： 64B/66B 编码

◆ 收发器实现

◆ 实验 4：收发器实现方案

◆ PMA 层详情

◆ 收发器板设计的考虑事项

◆ 收发器设计信号完整性

◆ 收发器测试与调试

◆ 收发器应用实例

实验说明

◆ 实验 1：生成收发器内核 - 利用 UltraScale FPGA 收发器向导创建实例化模板。

◆ 实验 2: 收发器仿真 – 使用 IP 范例设计仿真收发器 IP。

◆ 实验 3： 64B/66B 编码 - 利用 UltraScale FPGA 收发器向导生成 64B/66B transceiver内核，进行设计仿真和结果分析。

◆ 实验 4: 收发器实现 – 使用 IP 范例设计实现收发器 IP。