基于FPGA 的二维提升小波变换IP核设计

提出了一种高效并行的二维离散提升小波(DWT)变换结构，该结构只需要7 行数据缓存，即可实现行和列方向同时进行滤波变换。采用一种基于CSD 编码和优化的移位加操作实现常系数乘法器，整个小波变换插入多级流水线寄存器，加快了处理速度。用VHDL设计可自动验证的testbench,通过matlab+modelsim联合仿真能方便有效地对IP 核进行验证。此IP核具有3个可配置参数，分别为图像尺寸、位宽、小波变换的级数，可方便重用。该IP 核已经在XC2VP20 FPGA 上实现，并能稳定工作在60MHz 时钟频率下，其处理512×5128bit 图像的速度可达240 帧/s，完全能满足高速图像实时处理要求。

基于FPGA+的二维提升小波变换IP核设计.pdf