采用高级节点ICs实现从概念到推向消费者的最快途径(08-100)

　　关于定制设计

　　对于定制设计(尤其是模拟)，高级节点的工艺变化与有害寄生效应日益扩大的影响，迫使人们从新的角度看待模拟设计方法。模拟设计工程师通常依靠确保极限状况下的设计性能为标准，来进行设计签收。然而，这种方法无法指明良品率或良品率余量, 比较新的模拟工具，例如Cadence Virtuoso Analog Design Environment GXL可以直接解决这些问题。Virtuoso Analog Design Environment GXL可以自动调整所有极限情况下的设计大小，同时还可以自动调整设计，使其在所有工艺变化的情况下，都可以实现良品率的最大化。

　　虽然寄生并不是定制设计师的一个新的考虑因素，但高级节点技术会大大提高寄生效应的总数，这是当今工程师需要防备的。在低于90纳米的设计工艺中，并不是总能够简单地添加许多保护环, 因为它们会占用太多空间。因此，就要留待设计师去搞清楚如何在布局之前将设计建好，让后布局设计和提取的等待时间最小化。通过利用Virtuoso Analog Design Environment GXL内的寄生重新模拟流程，设计师能够在布局之前侦测并预防寄生。从这项工作中获得的数据可以被保存，作为设计IP的一部分，这样当模块被重新使用时，就同时知道了寄生知识。这种方法刚开始时是设计师将重要网络隔离，并确认这些网络上的最大寄生公差。通过一系列的简单步骤，这些值可以被确认，并作为这些网络的“约束”被保存起来。现在，当布局工程师通过手动布线，或者使用Cadence Space-Based Router

　　[CDSI1]时，这些约束会帮助防止可能造成信号完整性问题的布线设计。在提取之后，设计师可以使用同样的流程分析二级网络，或者将寄生数据保存在库中，这样，在下一次该IP被使用时，就已经被很好地定性。

　　实现问题会因为将设计投产所需遵照的规则集而呈指数型增长。实现的一个关键部分就是布线。更多高级布线法，如Cadence Space-Based Router，能够自动或者互动的完成基于约束的布局。这种约束导向型设计方法学，让设计师可以根据性能或专门的结构，对物理设计进行调整。这种能力在高级工艺中的设计优化时是非常关键的，多个金属层被用于高速互联。逻辑设计师可以对关键网络进行标注，让专用于高性能互联的层实现自动布线。这使得手动预布线任务不再必要，这在过去的复杂微处理器设计中，通常需要好几个月的时间才能完成。

　　通过这种方法，物理设计解决方案可以实现“构造正确性”，因为与设计规则和约束有关的各种物理设计决定都与各种结构挂钩。不过，如果经验告诉他们需要有那么一点违例才能满足设计或制造目标，设计师也可以不考虑这些指导方针。通过将基于空间的布线技术应用到Virtuoso平台中，用户可以互动式的完成他们最复杂的布线任务，或者通过使用布线器中包含的自动化功能来完成。

　　对更复杂设计更快的验证

　　对于新兴的混合信号设计，传统的黑盒子方法不再有效。这些设计需要更长的模拟运行时间，而且其中大多数需要得出必要的结果，以便预测在高级制造工艺环境中的芯片性能。此外，种类越来越多的复合信号实现媒介的出现，让高效电路模拟的压力加大。现在，工程师必须要能够有效应对单芯片模拟IC、复合单SoC或者硅封装(SIP)设备等的设计实现。为了实现最高生产效率，电路设计师应该能够应用相同的工具、方法学和模型，避免应对不同工具环境可能造成的任何延迟。

　　Cadence Virtuoso Spectre 电路模拟器(Cadence Virtuoso Spectre Circuit Simulator)搭配turbo技术，让设计师可以在他们探索IC架构的过程中，加快数字、模拟和复合信号电路的详细验证，使用业界标准的Spectre电路模拟器，在方法学和模型上没有任何变化。这种方法可以缩短模拟设计验证时间，在精确性上没有损失，从而提高设计周期的吞吐量，并降低成本。Virtuoso Spectre 电路模拟器搭配turbo技术，可以将预布局作用电路的模拟运行速度提高2到10倍，将后布局、寄生主导的作用电路提高5到10倍。同样重要的是，这些速度优势对工程师来说，不需要漫长的掌握时间。

　　设计感知型制造

　　即便高级节点设计必须在设计初期及早解决制造影响，制造时必须通过掩模准备和硅分析确保设计目标保持不变。由于高级节点制造对芯片性能有巨大影响，在制造时要想改变物理设计的形状，必须要考虑到这些特定形状对设计性能的巨大影响。在Cadence高级节点设计(Cadence Advanced Node Design)解决方案等精密的环境中，制造工具依靠插入到开发过程中的约束数据来保持设计意图。

　　更新的工具通过更多的自动化机制来校正物理设计中的热点，将这些功能发展到新阶段。例如，Cadence优化工具可以读取光刻和CMP分析工具制造的数据，并自动修正布局中的热点。同时Cadence芯片优化器(Cadence Chip Optimizer)应用这种技术和金属层到SoC设计中，Virtuoso平台中的良品率优化应用这些技术到定制模块中。